嵌入式时钟系统结构(3)

正常工作后将不再起任何作用。

图4_上电后时钟波形及其唤醒定时器的作用

4锁相环PLL

ARM内部具有PLL电路，振荡器产生的时钟频率Fosc通过PLL升频，可以获得

更高的系统时钟Fcclk。PLL的输出时钟信号Fcclk是由电流控制振荡器（CCO）分频的到的，CCO的振荡频率由“相位频率检测”部件控制，该部件会比较Fosc信号和CCO输出的反馈信号的相位和频率，并根据误差输出不同的电流值，该电流值再控制CCO的振荡频率。这样的环路可以保证“相位频率检测”部件的两路输入信号非常接近。PLL的内部结构图可以简化为图5所示，但是通常CCO的受控范围是有限的，超出这个范围则无法输出预期的时钟信号。

图5_PLL功能原理结构简化图

图中的2P分频器部件是为了保证CCO工作在正常范围内而设计的，该分频器可以设置为2、4、8或者16分频，该分频器另外的一个作用是保证PLL输出的波形为50%的占空比（一个信号周期中高地电平的宽度相等）。CCO进行过分频后就获取了系统所需的系统时