3-8译码器的VHDL设计(2)

基于EDA的3-8译码器的VHDL设计(使用软件Quartus2),有仿真波形

"01111111" WHEN "111100",

"11111111" WHEN OTHERS;

END ARCHITECTURE ONE;

3.仿真波形图

4.仿真波形分析

当S1 S2 S3=100时，只有当A2 A1 A0=111时，Y[7]才输出低电平，否则为高电平，当A2 A1 A0=110时，Y[6]才输出低电平，否则为高电平，当A2 A1 A0=101时，Y[5]才输出低电平，否则为高电平，Y[4]到Y[0]同理。可见该程序设计的是3-8译码器

三、共阳极数码管七段显示译码器的VHDL设计

1.实体框图

2.程序设计