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图2.4 两个正在工作的显示译码器DCD_HEX
2.3.5逻辑门
本设计需要用到非门（7405N）和与非门（7400N）
图2.5 非门（7405N）和与非门（7400N）
第3部分 电路设计
3.1输入
A-D置位端接地（置零），ENT和ENP以及CLR接VCC(置1），CLK接时钟输入的负极（因为是低电平有效）按照图示方法接线。
图3.1 输入端的连接
3.2计数器 初始方案：
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