74LS161电子时钟设计(8)

本次试验设计要设计60和24进制加法计数器，其大于一个74LS161的计数范围需要进行级联。借助Cr对计数器清零，可以实现60进制的计数。当且仅当秒的个位计数到10的瞬间，即输出为1010时，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。改进方案：

由于74LS161直接清零方式为异步清零，这种清零方式会导致清零的不可靠。在使用这种方案的时候，必须要把脉冲调整到一个较低的周期，才会产生有效地清零和进位信号。故需要对清零进行一定的改进，使不可靠清零变成可靠清零。74LS161的预置是同步的，所以我利用预置端的ABCD四个端口来实现清零。把A-D接地（低电平）后，当置入控制器LOAD 为低电平时，在CLOCK上升沿作用下，输出端QA－QD 会与数据输入端A－D 相一致。通过采用预置的方式，可以确保清零的稳定。 再次改进：

在改进之后，仍存在一些问题。为了使清零和进位同步进行，我把清零的输出端引出一根线，加上非门引入下一级计数器的输入端（因为CLK输入端是高电平有效，而预置、清零是低电平有效）。按照这种方法，可以实现多重清零方式，从而可以实现24进制用10进制显示的计数方式，并且清零和进位的可靠性与同步性得到了极大地提高。

连接如图所示，其中A端是连接下一级脉冲信号的输入端；B端是用于清零的低电平信号，连接到置位端，当计数器输出为10（1010B）时会通过与非门产生一个清零信号；C是进位端，在清零端上加了一个非门形成。

A

B

C

图3.2 单级计数器